CPO 光模組不插在面板上了，直接焊到晶片旁邊？

嗨嗨這裡是股溜股溜

最近 CPO 的消息滿天飛，今天整理了 10 張圖，一張一張帶大家看懂
從「為什麼要走光」一路看到「什麼時候放量」

01｜CPO：把光引擎搬到晶片旁

CPO＝Co-Packaged Optics 共同封裝光學
簡單說，就是把「電轉光」這件事，直接貼在運算晶片旁邊做

看第一張圖～

正中間是 ASIC 運算晶片
四周圍了一圈 16 顆光引擎
光引擎再透過 FAU 光纖陣列，把光纖一路拉到機箱的前面板

重點是：電訊號只需要走幾公分，剩下的路全部交給光去跑

為什麼要這樣做？

1. 銅線撞牆
   單通道 200G 的銅線只能傳約 2.5 公尺
2. 省電
   1.6T 每埠功耗，可插拔模組要 20–25W，CPO 只要 3.5–5.4W
3. 放量還太早
   2026–27 的主角其實是NPO，CPO 多估 2028 年後才放量

CPO雖好，但要付出的代價卻很高
只要一顆光引擎壞了，整顆封裝一起報廢

02｜為什麼現在非走光不可

距離、規模、電力，三件事同時發生

• Scale-up（機櫃內）：同一櫃 GPU 高速互連，像一台超級電腦，要極高頻寬、極低延遲。目前 Rubin NVL72 櫃內 NVLink 仍然是全銅
• Scale-out（跨機櫃）：多個機櫃串成更大叢集，距離長，本來就用光纖。CPO／NPO 最先導入的就是這裡，例如 NVIDIA Quantum-X、Spectrum-X 交換器

1. 銅線撞牆：速度越快，傳得越短

200G／通道約 2.5 公尺，到 400G／通道再減半

在 112GHz 下，銅線每英吋插損逼近 -10dB，448G 銅線被視為不可另外，Tomahawk 7 如果要串 1,024 顆晶片，需要 131,072 根光纖
光是想到要接這麼多條線，頭就痛了

2. 機櫃跳級：NVL72 → NVL576 → NVL1152

• Rubin NVL72／144（2026）：機櫃內全銅
• Rubin Ultra NVL576（2027）：8 座機櫃，櫃內開始走光
• Feynman NVL1152（2028）：NVSwitch 共封裝 CPO

NVL576 的交換器晶片倍增到 72 顆，每顆各配 4 顆 3.2T 光引擎，光模組頻寬需求約 8 倍

3. 電費爆表：所以越靠近晶片越省電

1.6T 每埠功耗

• Full DSP 可插拔：20–25W
• LRO 線性接收：15W
• LPO 線性可插拔：4–10W
• NPO 近封裝：≈8W
• CPO：3.5–5.4W

每顆 GPU 分攤的光模組功耗約 180W
100 萬顆 GPU 的叢集，光模組就要吃掉 180MW 的電（NVIDIA 估算，永豐專家分享會）

所以又貴、又難做、又不能修的 CPO，還是被排進時間表了

03｜光引擎一步步靠近晶片

光引擎不是一步登天貼到晶片上，而是分成五個階段慢慢靠近
越近越省電，但也越難維修

• ① Pluggable 可插拔（2016~）
  光模組插在前面板，ASIC 到模組之間走約 30cm 銅線，100% 銅線，約 800G
  功耗 1 倍，目前九成以上的模組仍然是這種
• ② OBO 板上光學（2023）
  光引擎移到電路板上，銅／光約 80／20，1.6T 以下
  功耗 0.8 倍
• ③ NPO 近封裝光學（2025~）
  光引擎插在晶片旁的插槽，銅線剩約 5cm，銅／光 50／50，3.2T 以下
  功耗 0.6 倍，而且可拆換！
• ④ 2.5D CPO（2027）
  光引擎和晶片共用同一片基板，銅 <20%，可達 6.4T
  功耗 <0.5 倍
• ⑤ 3D CPO（2030~）
  光引擎直接疊在晶片上，幾乎全光訊號，12.8T 以上，延遲 <0.05 倍
  功耗 <0.1 倍

但要注意，不是後面的技術就會取代前面喔！
2026–2028 年是多架構並存，同一款 ASIC 常同時支援 CPO 與銅線

2026–27 年真正放量的，是第 3 階段 NPO

04｜一個位元怎麼變成光

這張是 PIC 光子晶片裡的五個步驟

發射端 Tx：電 → 光

• ① 光源（點燈）
  窄線寬 DFB 雷射常亮，提供連續光
  到 102.4T 級，需要一顆能同時發出多個波長的梳狀雷射
• ② 調變器（蓋章）
  EIC 送來驅動訊號（例如 01101），調變器把 0／1 刻進光裡
  MZM 最成熟；MRM 體積最小但怕溫度（Spectrum-X 用的是 MRM）
• ③ 波導（走小路）
  矽或氮化矽裡的小光路，光靠全反射前進，損耗極低
• ④ WDM 分波多工（分流）
  多個波長擠進同一條光纖，相鄰波長的串擾要壓在 -20dB 以下
  就像同一條高速公路分成好幾個車道，車道之間不能互相擦撞～
• ⑤ 耦合器（上車）
  把光送進光纖。光柵式是垂直進出，可以做晶圓級測試；邊緣式插損低，但要精密對位

接收端 Rx：光 → 電

光纖進來後，先由 WDM 把不同波長分開
再由 PD 光偵測器（鍺）接收，最後 TIA 把訊號放大成電壓訊號

五個元件，每一個都是一道良率關卡

05｜CPO 長什麼樣子

剖面圖從上到下有 8 個關鍵零件：

1. EIC 電子晶片
2. PIC 光子晶片
3. FAU 光纖陣列
4. HBM 記憶體
5. 中介層
6. 基板
7. 凸塊
8. ELS 外部雷射

光引擎＝EIC 疊在 PIC 上，跟 HBM 一起圍著 ASIC 排排站

圖上有兩種光：

• 黃色是資料光，從光引擎經 FAU 拉到前面板
• 橘色是雷射光，從前面板的 ELS 外部雷射送進光引擎

因為雷射怕熱，所以留在前面板，再用光纖把光送進來

機箱俯視圖可以看到，前面板上排著光纖出口（黑）和 ELS 插槽（橘）

交換器四周放 16 顆光引擎（Chip Scale Review 2026-01，John Lau）：

• 25.6T → 16 × 1.6T
• 51.2T → 16 × 3.2T
• 102.4T → 16 × 6.4T

升級是換更大顆，不是加更多顆！

規格：

• 速度：1.6–6.4T，從 800G 往上跳
• 功耗：<5 pJ/bit，原本是 20 pJ/bit
• 延遲：縮短 15% 以上

06｜光引擎怎麼做：台積電 COUPE

COUPE 是把 EIC 電子晶片（7 奈米）直接疊在 PIC 光子晶片（65 奈米矽光子）上

• 用 3D 混合鍵合 SoIC-X，銅對銅直接接合，不用錫球
• 介面寄生電容降約 85%（Jefferies 引 ECTC 2025）
• 是 NVIDIA Quantum-X、Spectrum-X 交換器背後的平台

三道貼合站的對位精度（Morgan Stanley〈CIOE 光博會重點〉2026-09-13）：

• ① EIC 貼 PIC（混合鍵合／TCB）：±200nm–±2μm
• ② 光引擎貼基板（覆晶大量回焊）：±5μm
• ③ FAU／微透鏡（AMICRA 貼附）：±0.5–1μm

對照組可插拔模組：±2–25μm

CPO 比可插拔精準了一到兩個數量級
這大概就是從「停車停在格子裡」變成「停車要停在一根頭髮的寬度內」的差別(累

兩個製程難題：

• 翹曲 warpage：大量回焊控制有限，封裝容易翹，設備商改用熱壓接合 TCB
• 光口污染：助焊劑殘留會污染光口，整顆報廢，所以改用無助焊劑 AOR 技術

單顆光引擎良率 95%，16 顆連乘 ≈ 44%
等於做兩顆報廢一顆
通路訪查台積電 COUPE 實際良率約 40–50%（2026-07-04）

16 顆引擎一顆壞全部報廢，良率就是最大關卡

07｜FAU 耦光：把光纖接上晶片

FAU 用 V 形槽把光纖排好固定，再對準 PIC 上的光路
光纖纖芯只有約 9μm，比頭髮還細，只能靠精密機台對位

看右邊那條曲線：
偏移越大，耦合效率掉越快
只要偏超過 ±2.16μm，損耗就破 1dB

這根本是穿針引線，而且針孔比頭髮還小啊～

放寬容差的方法，是用透鏡把光束放大

• 傳統對位堆疊公差：約 3.8μm，已經是纖芯的 42%
• 台積電 iFAU 矽微透鏡：約 ±10μm，與 PIC 整合
• 合聖超穎透鏡 D-FAU：約 ±18μm，最寬

固定式 vs 可拆式：

• 固定式 FAU：永久黏合、不能拆，製程成熟
• 可拆式 D-FAU：插進封裝上的插座，光引擎可以先測，光纖也可以現場更換

NVIDIA Quantum-X 用固定式，FAU 幾乎全由中國天孚通信供應
Spectrum-X 改用可拆式，才開出第二家供應商的空間
可拆式方案有 Corning FlexConnect、上詮 FOCI、Senko

上游還有一個瓶頸：
MT 插芯供不應求，高階 16／24 芯約六成產能在美商 US Conec

改一個連接器設計，就能重新分配市占！

08｜外部雷射 ELS 與測試

為什麼雷射要外置？
運算晶片很熱，雷射放旁邊，壽命和可靠度都會被拖垮
放在前面板，壞了直接換，不會連累整顆 ASIC 報廢

雷射功率門檻一路往上：

• 可插拔：70mW
• NPO／CPO：120–150mW+
• ELS：約 400mW

而且功率、RIN 雜訊、線寬、mode hop 四項規格，要同時在量產良率下達標，封裝後就不能再調了

約 75% 雷射走外置架構
全球合格供應商只有 2 家：Lumentum、Coherent
第三波產能要到 2Q28 才開出

測試分成四段 Insertion，前段在晶圓廠、後段在封測廠：

• Insertion 1：EIC、PIC 各自晶圓測（台積電、致茂）
• Insertion 2：EIC 疊 PIC 雙面測，上電下光，最難（旺矽、漢測）
• Insertion 3：光引擎單顆測（致茂、萬潤、日月光）
• Insertion 4：ASIC＋光引擎最終測（鴻勁、致茂、日月光）

旺矽是 Insertion 2 全球僅兩家之一，3Q26 驗證、2027 量產
日月光預定 2026 年底量產 CPO

光源靠兩家撐，測試設備商最早受益
雷射用的磷化銦 InP 基板，自 2025 下半年就吃緊

09｜誰在用？為什麼 NPO 先上

四大平台路線不同：

• NVIDIA：CPO 為主、NPO 備援
  Quantum-X 約 2026 初出貨，Spectrum-X 2026/8 全面量產；機櫃內光化要等 NVL576（2027）
• AWS Trainium4：機櫃內走 NPO
  首個把 NPO 用在機櫃內互連的大型自研晶片，每顆晶片平均配 4.75–6 顆 3.2T 等效光引擎
• Google：近年不用 NPO
  TPU8 仍以可插拔 OSFP 為主，大量用光路交換 OCS，約占全球 OCS 應用 95%
• Broadcom：CPO、NPO 雙軌
  102.4T CPO 交換器 Tomahawk 6-Davisson，另推 VCSEL 式 3.2T NPO

NPO（Near-Packaged Optics 近封裝光學）用同一顆光引擎，只是插在晶片旁的插槽上，壞了可以拔下來換。

同一顆光引擎，差在放哪裡：

• CPO 跟晶片共用基板、整組封裝，要先進封裝產能
• NPO 是插槽式，跟晶片相距幾公分，現有封測產能就能做，壞了可以拔

CPO 像電池焊死的手機，NPO 像可換電池的手機～

NPO 先上的三個原因：

1. 可維修：CPO 一顆光引擎壞就整組報廢，NPO 拔掉換新就好。良率還沒成熟的 2027–28 年，這是關鍵差異
2. 供應商不被綁死：CPO 晶片廠可抽約 70% 毛利（第三方 30–40%），NPO 用開放插槽規格 CPX-MSA
3. 出貨占比：NPO 估占 2028–29 年光引擎 60–70%，2030 年 CPO 才反超（約 5,590 萬 vs 2,520 萬顆）

良率成熟前，可維修的 NPO 先衝量

10｜什麼時候放量？

多家預估放在一起看，但單位、範圍都不同，不能相加或互比喔！

• 高盛（2026-09）CPO 光引擎：
  2026 72 萬 → 2027 853 萬 → 2028 1,625 萬顆
  800G 以上滲透率 1% → 6% → 9%
• Morgan Stanley（2026-10-08）光引擎：
  2026 39 萬
  2027 從原估 778 萬上修到 1,773 萬
  2028 從原估 4,860 萬上修到 7,387 萬顆
  上修原因是 SoIC 良率假設從 50% 調到 95%
• BofA（2026-07-14）NVIDIA CPO 交換器出貨：
  2026 1.4 萬台 → 2027 5.2 萬台 → 2028 19 萬台 → 2029 68.5 萬台 → 2030 144.2 萬台
  對照：GF Securities（2026-09-29）估 2027 全年約 10 萬台；SemiAnalysis（2026-06-08）則認為 7–10 萬台以上偏樂觀

其他觀點：

• LightCounting（經福邦）：LPO/LRO＋CPO＋NPO 合計，2026 約 300 萬 → 2031 約 1.12 億顆
• 福邦（2026-09）：CPO 光模組 2030 約 6,000 萬顆，滲透率 11% → 19% → 38%（2027／28／30）
• 群益／IEK（2026-09-23）：2030 CPO 滲透率 scale-out 10.6%、scale-up 22.1%

光是 2027 年的數字，各家就從幾萬台吵到十萬台
所以只看方向就好：2026 個位數滲透率，27–28 加速，2030 前後放量

CPO 是一場又貴、又難做、又不能修的遊戲
但距離、規模、電力三條線同時逼近極限，它還是被排進時間表了
誰能解決良率和對位的瓶頸，誰就有機會數錢錢數到手軟

你覺得 CPO 能在明年迎來爆發嗎？